近日，「藍色巨人」IBM發表新聞稿，表示他們已經率先全球，發表他們的2奈米製程做出來的晶片，
我個人猜測年底會發表正式的數據於IEDM。
根據新聞稿所說，IBM做出的2nm製程晶片相較於7nm製程，
在高性能的情境下可以提升45%的效能，或是在功耗為重時，節省75%的功耗。
新聞稿一出來，引發各界熱烈的討論，尤其還有媒體以「台積電危險了?」「超車台積電?」之類的標題搏取眼球，
以下就來分析一下這次IBM到底發表了什麼。
IBM到底做了什麼?
首先，由照片可以看出，IBM的2nm是採取「奈米片」 (Nanosheet)的環繞式閘極 (Gate All Around, GAA)技術，
我在先前的文章 https://swospam0418.pixnet.net/blog/post/463212365 就已經介紹過相關的技術細節，
其實三星/IBM/Global Foundry 在2018年時就已經在三星的年度技術論壇發表他們將應用在3nm製程上的GAA技術，
官方名稱叫 Multi-Bride Channel Effect Field Effect Transistor，簡稱 MCBFET，
這次發表出來的成果是3nm技術更近一步發展的成果，其實從他們發表的照片可以看到一些小細節，
包括 (1) Sheet 的形狀看起來更完整，uniformity也進步許多，看起來他們這幾年有很努力調recipe
(2) 在最下面的sheet 下面多夾了一層東西，看起來像是以ALD形成的SiN like的low K材料，文宣上說這個叫bottom dielectric isolation，
以這個為關鍵字就能找到這其實是IBM在2019年在IEDM上就發表過的相關文章，https://ieeexplore.ieee.org/document/8993490
之所以會需要這層dielectric，是因為為了換取更好的電性，元件的gate length不斷縮減以換取更低的C (電容)值，帶來更好的功耗，
但是閘長降低帶來的就是更困難的gate control導致漏電，
另外考量到sheet本身的寬度設計，比較寬的sheet在相同的後段佈線電阻/電容下，寬一點的sheet的元件性能會更加優越，
綜合各種考量，2奈米製程的會希望channel length 可以來到12奈米，而sheet也要寬一點，
但是當sheet一寬，gate control 就相對變差，尤其是sheet中間的位置會尤其嚴重，
IBM曾經提出一個叫punch through stopper (PTS)的技術，利用implant 來解決sub-fin leakage 的問題，
但是在nanosheet的 device上經過考量製程變異 (S/D 深度差)後，PTS 能允許的process window比較不足，
因此IBM提出 bottom dielectric isolation的手法，而且理想的情況下是如下圖所示，不管是S/D區還是gate下面都有BDI。
至於BDI的製作方法，首先要理解Nanosheet的製程流程，可以參考下圖
在製作nanosheet時，要先形成SiGe/Si 交替的NS stack，而要實現BDI，重點是除了三層SiGe 以外，
最下面還要再多一層高濃度的SiGe，目的在於日後可以用高選擇比 (吃Ge不吃Si)的製程來處理掉它，
那一層高濃度SiGe被蝕刻掉之後，dielectric 就會用ALD的方式填入，形成所謂 bottom dielectric isolation。
IBM在論文中還提供實際的照片，在製程中是位於上圖所示的(e)和(f): inner spacer和 dual SD epitaxy。
實際的電性上，IBM發現BDI相較於 PTS技術，在漏電的表現上更加優異，尤其在short channel處更加明顯，
而在高速運算的應用方面，BDI也能降低寄生電容，從而讓元件的性能提升將近5%，或是在同性能下節省降近20%的功耗。
老實說這種表現算是相當驚人，原因是隨著製程不斷微縮，性能的提升其實越來越困難，能夠擠出1~2%都很厲害了，
何況是BKI一口氣提升近5%。只要製程上，IBM能開發出完美的SiGe stacking 濃度和隨後的高選擇比recipe，
BDI的確會是非常有效的解決方案，難怪IBM會在文宣上主打它。
上面講完了BDI，這也是從目前唯一公開的2奈米TEM圖中最明顯的特點，
文宣上當然還主打了其它製程，第二項是全新的inner spacer dry process。
關於inner spacer 的作用，我在 https://swospam0418.pixnet.net/blog/post/463212365 就已經完整介紹，
它的作用除了在後面channel release製程時能把蝕刻氣體和SiGe epi 隔開以免epi被傷到以外，還能降低元件的寄生電容，
而IBM強調他們發展了第二代的inner spacer製程，猜測是搭配BDI一起推出的。
第三項是他們運用了EUV技術，讓他們能夠同時做出各種不同寬度的sheet，這部分也是直接影響到元件的性能，
如果希望晶片可以運算在高性能運算，則sheet的寬度希望寬一點。
最後是他們的2奈米製程可以達到多段Vt控制，
這個技術也是他們在2017年的IEDM就有發表過的，https://ieeexplore.ieee.org/document/8268438
要講這個就要特別提到，Nanosheet的層狀結構讓元件多了很多可調性，但製程上就多了不少挑戰，其中之一就是HKMG很難在Si sheet之間疊好，
Sheet之間的space 會直接影響到workfunction metal 的厚度，進而影響到Vt，而metal本身也有各種組合如metal A和metal B，對Vt有各自的影響，
IBM舉例說明，如果他讓metal A填滿sheet之間的空間，metal B就疊不進去，NFET的Vt就能提升，
甚至於，不同寬度的sheet造成不同寬度的workfunction metal，也會造成他們對Vt的敏感度。
總而言之，
經由不同的sheet to sheet space 和sheet width，可以不需要調整doping 濃度，也能達到多Vt的設計，輕鬆達成設計業者想要的高性能或低功耗等各種產品。
以上四點就是IBM目前主打的2奈米Nanosheet 晶片的各種優勢。
台積真的輸了嗎?
上面講了這麼多技術細節，但大家最關心的應該還是: 台積電的2奈米真的落後給IBM了嗎?
這點我個人認為應該還不用太擔心，事實上，台積電在研發進度方便的口頭一直都很緊，不會太早就放話自己到底是用了什麼技術，
台積電即將在6月初舉辦自己的技術論壇，但是在去年的技術論壇中，台積的米玉傑資深副總已經揭露台積在Nanosheet技術上的投入，
同時也聲明他們已經在32Mb的SRAM上有良率開出，
而台積公開出來的進度也僅止於此，可見各家真的是對他們的技術保密到家了，
無論如何，這表示台積電也已經在Nanosheet 技術上取得相當程度的成果，就等待六月是不是還有進一步的消息了，我個人是認為不用太過擔心，
畢竟台積電可是連2nm新廠在新竹的計畫都已經研擬中。
事實上，IBM一直都是率先發表技術的那一方，去年台積才正式量產的5奈米技術，在ibm那邊可是2017年就發表他們的5奈米技術了，
可是也不見三星或其它公司有因而在5奈米上打敗台積電，
而這次IBM會搶先發表2奈米技術，感覺也是先喊聲，企圖吸引客戶或代工廠向他們洽洵合作吧，
再過兩年，我們就能見識到2奈米的真正贏家到底是誰了，各位可拭目以待。
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